Formation AMD Vivado

Programme de notre formation AMD Vivado

[Jour 1 – Matin]

Découverte du flux Vivado

• Présentation de l’écosystème AMD Vivado et de ses usages dans la conception FPGA.
• Repères sur le flux RTL to bitstream, de l’entrée source jusqu’à la programmation cible.
• Prise en main de l’interface, des vues projet, des rapports et des zones de navigation.
• Différences entre mode projet et mode non projet, avec leurs impacts sur l’organisation du travail.
• Introduction aux notions de synthèse, d’implémentation, de timing et de génération de bitstream.
• Atelier pratique : lancer Vivado, créer un premier projet et identifier les principaux écrans de travail.

[Jour 1 – Après-midi]

Création et structuration de projet

• Ajout des sources HDL, des fichiers de contraintes et des éléments de hiérarchie.
• Gestion des paramètres de projet, des jeux de fichiers et des options de synthèse.
• Organisation des IP et compréhension du catalogue de composants réutilisables.
• Lecture des messages, des alertes et des premiers indicateurs de qualité du design.
• Bonnes pratiques de nommage, de classement et de maintenance d’un projet partagé.
• Atelier pratique : importer un design simple, configurer le projet et vérifier la cohérence des sources.

[Jour 2 – Matin]

Contraintes et timing

• Rôle des fichiers XDC dans la description temporelle et physique du design.
• Définition des horloges, des ports, des délais d’entrée et de sortie.
• Lecture des rapports de timing et repérage des chemins critiques.
• Compréhension des contraintes courantes, telles que false path et multicycle path.
• Impact des contraintes sur la qualité de la synthèse et de l’implémentation.
• Atelier pratique : écrire un premier ensemble de contraintes XDC et interpréter un rapport de timing.

[Jour 2 – Après-midi]

Synthèse et implémentation

• Déroulé de la synthèse et lecture des résultats obtenus par l’outil.
• Principes du placement et du routage, avec les critères d’optimisation associés.
• Analyse des rapports de ressources, de congestion et de qualité de routage.
• Utilisation des vues de schéma et des rapports pour localiser les points de vigilance.
• Approche méthodologique pour corriger un design et relancer un cycle d’optimisation.
• Atelier pratique : exécuter synthèse et implémentation, puis ajuster le design à partir des rapports.

[Jour 3 – Matin]

Automatisation et intégration

• Introduction à Tcl pour automatiser les tâches répétitives et fiabiliser les procédures.
• Utilisation du Tcl Console et exécution de scripts dans l’environnement Vivado.
• Création de commandes de base pour générer, paramétrer et lancer un flux de travail.
• Gestion des IP, des sources et des variantes de configuration dans une logique industrialisable.
• Préparation d’un flux plus robuste pour les équipes et les projets multi-référentiels.
• Atelier pratique : écrire et exécuter un script Tcl simple pour lancer une séquence de traitement.

[Jour 3 – Après-midi]

Validation, programmation et debug

• Génération du bitstream et préparation de la programmation de la cible.
• Utilisation des outils de Hardware Manager pour détecter et configurer la carte.
• Premiers réflexes de validation fonctionnelle et de vérification post-implémentation.
• Principes de debug matériel et lecture des signaux utiles au diagnostic.
• Récapitulatif des bonnes pratiques pour sécuriser un flux de développement FPGA.
• Atelier pratique : programmer une cible de test et réaliser une session de vérification et de diagnostic.